太虛兄，
我當初是作asic，gate array，而且是在快15年前設計的。那時候，ic頻率還沒那麼高，頂多用到rc擷取計算timing，後來頻率高了，就需要算入rlc。最麻煩的是，要寫一大堆testbench，去產生各種條件下的test pattern，然後就是前面所講的模擬，那時候我記得是486還是P4的時代，一跑免不了幾個小時。

我這個人比較怪，比較不喜歡跟別人走同樣路子，當時，vhdl跟verilog還在爭奪市場，但我就是選擇了vhdl，因為那時候找的是日系ic廠，而日本那時似乎vhdl比較熱門。一開始我找的是現在不可一世的韓國三星，但覺得他們的態度不好，才找了這個日本廠，也幸好日本人的龜毛，要不然可能會fail好幾次。

十五年前，大學裡面基本上都還沒有開hdl相關課程，學習都是要看原文書，連ic廠工程師都很驚訝說我怎麼會用vhdl作設計，在那個台灣設計ic很多還是用schematic的年代，我算是先驅。

喜歡與人不同，一部分是為了產品security的問題，我曾經抓過仿冒我產品的公司，沒有hard copy的原因就是因為我用了冷門的fpga作保護。連cpu都用冷門的mips而不是熱門的arm。

其實我本業還是可以做，只是我懶了，設計一套系統的所有軟硬體，在過去8/16bit時代，我一個人可以從schematic，layout，booter/loader，到最後的application全部包辦，半年，一年內做完。

後來搞了一個32 bit mips soc，弄了快兩年，快搞掉半條命，想要培養工程師，卻讓我徹底灰心，台灣肯走硬技術的年輕人真的太少了，反倒是對岸的人才一直出來，所以我對整個電子業不抱什麼希望。

也謝謝您的提醒，我這個人一路走來，真如您所講的運好不平順，後面，我想也會是這樣的，但希望後路仍舊往上爬升，起伏小點。